Skip to content

Kiến trúc Radio Unit

Radio Unit (RU) là phần của trạm gốc nằm sát anten, chuyển dữ liệu số từ fronthaul thành sóng vô tuyến và ngược lại. Trang này trình bày RU ở góc độ chức năng và cấu trúc khối, theo thứ tự: vị trí của RU trong gNB, sơ đồ khối tổng thể, từng nhóm khối (xử lý số, transceiver, RF front-end), các khối hỗ trợ (clock, điều khiển, phần mềm nhúng, nguồn), cách phân loại RU, nền tảng phần cứng thường dùng và các thông số đọc được trong datasheet. Hai khối xử lý số quan trọng nhất của đường phát là CFR và DPD được trình bày riêng ở DFE: CFR và DPD.

Về nguồn

Trang này mô tả cấu trúc chung, tổng hợp từ đặc tả O-RAN, 3GPP và tài liệu của các nhà cung cấp linh kiện nêu ở cuối trang. Thiết kế cụ thể của từng RU thương mại (phân chia khối, linh kiện, thuật toán) khác nhau giữa các nhà sản xuất và thường không được công bố.

Vị trí của RU trong gNB

Một gNB được tách thành CU, DU và RU, nối với nhau qua midhaul và fronthaul, xem RAN Architecture & Splits. Phần chức năng mà RU đảm nhận phụ thuộc vào functional split giữa DU và RU.

Với giao diện CPRI truyền thống (tương ứng split 8), toàn bộ PHY nằm ở baseband unit, còn thiết bị đặt trên cột (thường gọi là Remote Radio Unit, RRU, hoặc Remote Radio Head, RRH) chỉ nhận và gửi mẫu IQ miền thời gian. Với split 7.2x của O-RAN, RU (gọi là O-RU) đảm nhận thêm phần PHY mức thấp (Low-PHY): iFFT/FFT, cyclic prefix, beamforming số và, với RU Category B, precoding. Nhờ đó fronthaul chỉ mang mẫu IQ miền tần số của các resource block được dùng, băng thông thấp hơn nhiều so với CPRI. Phân loại Category A và Category B cùng ranh giới chức năng chi tiết nằm ở Split 7.2x của O-RAN.

Phần còn lại của trang mô tả O-RU theo split 7.2x. RU dùng split 8 có cấu trúc tương tự nhưng không có khối Low-PHY.

Sơ đồ khối tổng thể

Sơ đồ khối O-RU gồm fronthaul interface, Low-PHY, DFE, transceiver, RF front-end và các khối điều khiển, clock, nguồn

Sơ đồ khối đơn giản hóa của một O-RU. Đường phát đi từ trái sang phải ở nửa trên, đường thu đi từ phải sang trái ở nửa dưới. Đường phản hồi màu tím lấy mẫu đầu ra PA để cập nhật DPD.

Các khối của RU chia thành ba miền theo bản chất tín hiệu:

Miền Khối Hiện thực điển hình
Xử lý số Giao diện fronthaul, Low-PHY, digital front-end (DFE) FPGA, SoC hoặc ASIC
Tín hiệu hỗn hợp (mixed-signal) DAC, ADC, bộ trộn tần, bộ thu quan sát RF transceiver tích hợp, hoặc bộ chuyển đổi tích hợp trong RFSoC
RF tương tự PA, LNA, chuyển mạch TDD hoặc duplexer, bộ lọc, anten Linh kiện RF rời hoặc module

Ngoài ba miền trên, RU cần ba nhóm khối hỗ trợ: điều khiển và quản lý (CPU nhúng chạy phần mềm M-plane), clock và đồng bộ (khôi phục thời gian từ fronthaul và tạo clock cho bộ chuyển đổi), nguồn và tản nhiệt.

Ở đường phát (downlink), giao diện fronthaul nhận gói eCPRI chứa mẫu IQ miền tần số, giải nén và chuyển cho Low-PHY. Low-PHY thực hiện precoding (nếu là Category B), beamforming, iFFT và thêm cyclic prefix để tạo mẫu miền thời gian cho từng nhánh anten. DFE nâng tốc độ lấy mẫu, dời tần số, gộp các sóng mang, giảm đỉnh bằng CFR và tiền méo bằng DPD. Mẫu số đi qua giao diện JESD204 tới DAC, được đổi thành tín hiệu tương tự, nâng lên tần số RF, khuếch đại bởi PA rồi qua chuyển mạch, bộ lọc tới anten.

Ở đường thu (uplink), tín hiệu từ anten qua bộ lọc và chuyển mạch tới LNA, được hạ tần và số hóa bởi ADC. DFE lọc và hạ tốc độ lấy mẫu (DDC), điều chỉnh độ lợi. Low-PHY bỏ cyclic prefix, thực hiện FFT, beamforming phía thu và lọc riêng kênh PRACH. Giao diện fronthaul nén IQ và gửi lên DU.

Mỗi nhánh thu phát (một cặp TX và RX gắn với một phần tử hoặc một nhóm phần tử anten) lặp lại toàn bộ chuỗi từ DFE tới anten. RU được gọi tên theo số nhánh, ví dụ 4T4R là bốn nhánh phát và bốn nhánh thu.

Giao diện fronthaul và Low-PHY

Giao diện fronthaul của O-RU là cổng Ethernet, thường qua module quang, mang bốn plane của Open Fronthaul: C-plane (lệnh điều khiển theo symbol), U-plane (mẫu IQ), S-plane (PTP và SyncE) và M-plane (quản lý). Khối này đóng và mở gói eCPRI, nén và giải nén IQ (ví dụ block floating point), gắn dấu thời gian PTP bằng phần cứng, và đệm gói theo cửa sổ thời gian nhận mà RU công bố cho DU. Chi tiết các plane, định dạng gói và cửa sổ thời gian nằm ở Open Fronthaul.

Low-PHY làm việc theo từng OFDM symbol. Với downlink, lệnh C-plane cho biết dải PRB và symbol nào được dùng, trọng số beamforming nào được áp dụng; Low-PHY ánh xạ mẫu U-plane lên đúng vị trí, áp trọng số rồi chạy iFFT. Với uplink, Low-PHY chạy FFT trên toàn băng và chỉ gửi lên các PRB mà C-plane yêu cầu. PRACH có xử lý riêng vì preamble dùng subcarrier spacing và độ dài symbol khác với dữ liệu, nên RU lọc và trích riêng vùng PRACH trước khi gửi.

Khối lượng tính toán của Low-PHY tăng theo số nhánh anten và băng thông. Với RU massive MIMO, beamforming số trên hàng chục nhánh là phần tốn tài nguyên nhất của khối xử lý số trong RU.

Transceiver và bộ chuyển đổi dữ liệu

Kiến trúc thu phát

Có ba kiến trúc chính để chuyển giữa tín hiệu số băng gốc và tín hiệu RF: superheterodyne (đổi tần qua trung tần), zero-IF (trộn trực tiếp giữa băng gốc I/Q và RF bằng bộ dao động nội) và direct RF sampling (ADC và DAC tốc độ GSPS lấy mẫu trực tiếp ở RF, trộn tần bằng số). Phần lớn RU FR1 hiện nay dùng RF transceiver tích hợp kiểu zero-IF hoặc bộ chuyển đổi RF sampling, thay vì superheterodyne. Nguyên lý trộn tần, so sánh ba kiến trúc, các khiếm khuyết RF và cách hiệu chỉnh nằm ở RF Transceiver và RF front-end.

RF transceiver tích hợp

Một RF transceiver tích hợp gom trên một chip nhiều nhánh DAC và ADC, bộ trộn, bộ tổng hợp LO, bộ lọc băng gốc và các bộ thu quan sát (observation receiver, ORx) phục vụ DPD. Một số dòng tích hợp luôn DFE (DUC/DDC, CFR, DPD), giảm khối lượng logic cần hiện thực trên FPGA. Hai ví dụ:

Linh kiện Số nhánh Đặc điểm theo tài liệu nhà sản xuất
Analog Devices ADRV9040 8 TX, 8 RX, 2 ORx Tích hợp DFE gồm CFR, DPD (có khối DPD dài hạn cho PA GaN), điều khiển độ lợi vòng kín và giám sát VSWR; IBW tới 400 MHz
Texas Instruments AFE7769 4 TX, 4 RX, 2 kênh phản hồi RF sampling, LO từ 600 MHz tới 6 GHz, 8 lane JESD204B/C; biến thể AFE7769D tích hợp CFR và DPD

Với các RU nhiều nhánh, nhiều transceiver được dùng song song và phải đồng bộ pha với nhau, nên clock và tín hiệu đồng bộ (SYSREF, LO) được phân phối chung từ một nguồn.

Giao diện JESD204

Mẫu số giữa khối xử lý số và bộ chuyển đổi đi qua JESD204, chuẩn giao tiếp nối tiếp tốc độ cao của JEDEC cho ADC và DAC. JESD204B dùng mã hóa 8b/10b với tốc độ lane tối đa 12,5 Gbps. JESD204C nâng tốc độ lane tối đa lên 32 Gbps và thêm mã hóa 64b/66b. Mã hóa đường truyền được trình bày ở Line Coding.

Điểm quan trọng với RU là độ trễ xác định (deterministic latency): sau mỗi lần khởi động link, độ trễ từ khối xử lý số tới đầu ra DAC phải giống nhau và giống nhau giữa các nhánh, nếu không pha giữa các nhánh anten sẽ lệch và beamforming sai. JESD204 đạt điều này ở subclass 1 bằng tín hiệu SYSREF, phát cùng nguồn với device clock, để căn các bộ đếm khung trên mọi thiết bị trong hệ.

RF front-end

Bộ khuếch đại công suất

PA nâng tín hiệu từ transceiver lên công suất phát. Đây là khối tiêu thụ điện năng lớn nhất của RU: theo ABI Research, PA chiếm tới 60% điện năng của hệ thống massive MIMO khi tải cao. Vì tín hiệu OFDM có PAPR cao, PA phải chạy lùi khỏi vùng bão hòa, và CFR cùng DPD được dùng để giảm khoảng lùi này, xem DFE: CFR và DPD.

Công nghệ bán dẫn của PA trạm gốc chuyển dần từ LDMOS sang GaN (gallium nitride) để đạt công suất ra và hiệu suất cao hơn ở băng mid-band. GaN có đặc tính nhớ (memory effect) mạnh hơn, nên DPD cho PA GaN thường cần mô hình có nhớ dài hơn. Ví dụ, ADRV9040 có khối DPD dài hạn dành riêng cho PA GaN.

Một coupler ở đầu ra PA trích một phần nhỏ tín hiệu, đưa về bộ thu quan sát để DPD so sánh đầu ra thực tế với tín hiệu mong muốn. Cùng đường này cũng được dùng để giám sát công suất phát và VSWR (tỉ số sóng đứng, phản ánh phối hợp trở kháng với anten).

Chuyển mạch song công và bộ lọc

Cách tách đường phát và đường thu phụ thuộc chế độ song công (xem Frequency Bands):

Chế độ Phần tử tách TX/RX Ghi chú
FDD Duplexer: hai bộ lọc cho hai dải tần phát và thu dùng chung một cổng anten TX và RX hoạt động đồng thời; duplexer phải cách ly đủ để công suất phát không làm nghẹt bộ thu
TDD Chuyển mạch TX/RX, thường kèm circulator Chuyển theo mẫu TDD; thời gian chuyển phải nằm trong khoảng bảo vệ của special slot, xem Frame Structure & Resource Grid

Bộ lọc băng ở phía anten giới hạn phát xạ ngoài băng của đường phát và chặn tín hiệu ngoài băng ở đường thu. Bộ lọc, cùng với DPD, quyết định RU có đạt các yêu cầu phát xạ ngoài ý muốn và chặn nhiễu (blocking) của 3GPP hay không, xem RF Requirements.

LNA và đường thu

LNA (low-noise amplifier, bộ khuếch đại tạp âm thấp) là tầng khuếch đại đầu tiên của đường thu, quyết định phần lớn hệ số tạp âm (noise figure) và do đó độ nhạy thu của RU. Cách tính độ nhạy thu từ hệ số tạp âm nằm ở RF Transceiver và RF front-end. Ở TDD, LNA phải được bảo vệ khỏi công suất phát rò qua chuyển mạch, nên thường có mạch hạn biên hoặc được tắt trong thời gian phát.

Anten

Có hai cách ghép RU với anten:

  • RU rời và anten thụ động. RU (RRU) có các cổng RF nối với anten thụ động bằng cáp đồng trục ngắn. Mỗi cổng RF ứng với một nhánh thu phát. Đây là dạng phổ biến cho 2T2R, 4T4R và 8T8R.
  • Active Antenna Unit (AAU). RU và mảng anten nằm chung một vỏ, không có cáp đồng trục giữa chúng. Đây là dạng dùng cho massive MIMO (32T32R, 64T64R), vì số nhánh lớn không thể nối bằng cáp rời. Với AAU, phép đo RF chuyển sang đo bức xạ hoặc đo tại ranh giới mảng thu phát (BS type 1-H, 1-O), xem RF Requirements.

Với beamforming, các nhánh phải có biên độ và pha đồng đều. Các mạch tương tự (PA, bộ lọc, cáp) lệch nhau theo linh kiện và nhiệt độ, nên RU nhiều nhánh có cơ chế hiệu chỉnh (calibration) định kỳ để đo và bù sai lệch giữa các nhánh.

Các khối hỗ trợ

Clock và đồng bộ

O-RU khôi phục thời gian và tần số từ fronthaul: SyncE cho tần số, PTP cho pha và thời gian, theo một trong các cấu hình đồng bộ LLS-C1 đến LLS-C4 của O-RAN, xem Đồng bộ trong RAN. Đồng hồ khôi phục được đưa vào một DPLL hoặc jitter cleaner để lọc nhiễu pha, rồi tạo các clock cần thiết: device clock và SYSREF cho bộ chuyển đổi và JESD204, clock tham chiếu cho bộ tổng hợp LO, clock cho khối xử lý số. Nhiễu pha (jitter) của clock lấy mẫu trực tiếp làm giảm SNR của ADC và DAC, nhất là với direct RF sampling. Nguyên lý và cách chọn chip clock ở mức board nằm ở Clock synthesizer và jitter cleaner.

Điều khiển và quản lý

RU có một CPU nhúng, thường là lõi Arm trong SoC hoặc FPGA SoC, chạy Linux và phần mềm quản lý. Phần mềm này hiện thực M-plane (NETCONF/YANG): nhận cấu hình từ DU hoặc hệ thống quản lý, báo khả năng của RU, cập nhật phần mềm, báo lỗi và cảnh báo, xem M-plane. Bên dưới, phần mềm điều khiển khởi tạo transceiver, thiết lập link JESD204, chạy hiệu chỉnh và quản lý DPD (trong một số transceiver, phần này chạy trên lõi xử lý riêng của chip), giám sát nhiệt độ và công suất.

Thứ tự khởi động điển hình của phần cứng là: clock khóa pha, link JESD204 lên, transceiver được hiệu chỉnh, sau đó mới bật đường phát, và RU chỉ phát khi đã đồng bộ PTP đạt yêu cầu. Thứ tự này mang tính tổng quát; trình tự cụ thể do thiết kế của từng RU và từng transceiver quy định.

Phần mềm nhúng trên RU

Nhìn từ phía phần mềm, CPU của RU là một hệ Linux nhúng. Bảng dưới xếp các lớp phần mềm từ dưới lên và chỉ tới trang trình bày từng lớp ở các tab Embedded và Linux Kernel:

Lớp Nội dung trên RU Trang liên quan
Nền tảng và boot FPGA SoC (ví dụ dòng Zynq) hoặc SoC có lõi Arm; bootloader nạp bitstream FPGA và kernel Zynq, U-Boot
Build hệ thống Build kernel, rootfs và ứng dụng cho FPGA SoC Xilinx Petalinux, Yocto
Mô tả phần cứng Khai báo IP trên FPGA, transceiver, clock chip, cảm biến Device Tree
Driver Cấu hình transceiver và clock chip qua SPI, module SFP và cảm biến nhiệt qua I2C, cây clock, link JESD204 SPI Subsystem, I2C Subsystem, Common Clock Framework, JESD204 trên Linux
Clock và đồng bộ Khôi phục tần số từ SyncE, PTP client, DPLL lọc nhiễu pha, bộ dao động giữ thời gian khi mất đồng bộ Linux PTP, DPLL và đồng bộ mạng, Thạch anh và bộ dao động
Ứng dụng M-plane (NETCONF/YANG), điều khiển transceiver, hiệu chỉnh, giám sát, cảnh báo Open Fronthaul
Cập nhật Cập nhật phần mềm RU do M-plane khởi tạo OTA Update

Vì phần xử lý theo symbol nằm trong khối xử lý số (FPGA, ASIC hoặc transceiver), CPU của RU chủ yếu làm việc điều khiển và quản lý, nên yêu cầu real-time đối với Linux trên RU thấp hơn nhiều so với DU, nơi L1 và L2 chạy trên CPU với deadline theo slot.

Nguồn và tản nhiệt

Thiết bị viễn thông thường dùng nguồn -48 V DC (giao diện nguồn được quy định trong ETSI EN 300 132-2), RU chuyển đổi thành các rail nguồn cho mạch số, transceiver và PA. Phần lớn RU ngoài trời được tản nhiệt thụ động qua vỏ nhôm có cánh tản nhiệt. Vì PA tiêu thụ phần lớn điện năng, nhiệt độ của PA ảnh hưởng trực tiếp tới hiệu suất và độ tuyến tính, nên DPD phải theo dõi được thay đổi đặc tính PA theo nhiệt.

Phân loại RU

Loại Số nhánh thường gặp Đặc điểm
RRU macro 2T2R, 4T4R, 8T8R RU rời nối anten thụ động; dùng cho băng low-band và mid-band FDD, một số cấu hình TDD
AAU massive MIMO 32T32R, 64T64R RU và mảng anten chung vỏ; beamforming số; chủ yếu ở mid-band TDD (ví dụ n78)
Small cell, indoor 2T2R, 4T4R Công suất thấp (BS class Medium Range hoặc Local Area), kích thước nhỏ
FR2 (mmWave) Mảng anten lớn với beamforming tương tự hoặc lai Số nhánh số ít hơn nhiều so với số phần tử anten; kiểm thử bằng đo bức xạ (BS type 2-O)

Giới hạn công suất phát theo BS class và các yêu cầu RF tương ứng nằm ở RF Requirements.

Nền tảng phần cứng

Khối xử lý số của RU có thể được hiện thực theo các hướng sau:

Hướng Mô tả Ví dụ
FPGA kết hợp transceiver rời FPGA thực hiện fronthaul, Low-PHY và có thể cả DFE; transceiver lo phần chuyển đổi và RF FPGA của AMD hoặc Intel kết hợp transceiver của Analog Devices hoặc Texas Instruments
RFSoC Một chip gồm FPGA, CPU Arm và bộ chuyển đổi RF sampling tốc độ GSPS AMD Zynq UltraScale+ RFSoC (các thế hệ Gen 1 tới Gen 3; Gen 3 có DAC tới 10 GSPS, hỗ trợ toàn dải dưới 6 GHz)
Transceiver tích hợp DFE kết hợp FPGA nhỏ hơn DFE chuyển vào transceiver, FPGA chỉ còn fronthaul và Low-PHY ADRV9040 kết hợp FPGA
ASIC hoặc SoC chuyên dụng Hiện thực cố định, tối ưu điện năng và giá thành cho sản lượng lớn Thường không được công bố chi tiết

Hướng FPGA linh hoạt và phù hợp giai đoạn phát triển hoặc sản lượng nhỏ, còn ASIC phù hợp sản lượng lớn khi thiết kế đã ổn định. Thiết kế bên trong FPGA, SoC và các IP core xử lý tín hiệu thuộc tab Chip & SoC.

Thông số trong datasheet RU

Nhóm Thông số Ghi chú
Băng tần Band 3GPP, IBW, OBW, số sóng mang Xem RF Bandwidth
Nhánh thu phát Số TX và RX, số cổng anten hoặc kích thước mảng Ví dụ 4T4R, 64T64R
Công suất Công suất phát mỗi nhánh hoặc tổng, EIRP với AAU Phụ thuộc BS class
Hiệu năng RF ACLR, EVM, độ nhạy thu, noise figure Theo yêu cầu của TS 38.104, xem RF Requirements
Fronthaul Tốc độ cổng (10 hoặc 25 GbE), split và Category (A hoặc B), phương pháp nén IQ, phiên bản đặc tả O-RAN Xem Open Fronthaul
Đồng bộ Cấu hình LLS hỗ trợ, telecom profile PTP, độ chính xác thời gian Xem Đồng bộ trong RAN
Cơ khí và môi trường Điện áp nguồn, điện năng tiêu thụ, kích thước, khối lượng, cấp bảo vệ IP, dải nhiệt độ hoạt động Điện năng thường được công bố ở một mức tải cụ thể

Khi so sánh hai RU, cần chú ý điều kiện đo của từng thông số. Ví dụ điện năng tiêu thụ ở 100% tải và ở 30% tải khác nhau nhiều, và IBW chỉ có ý nghĩa cùng với số sóng mang và OBW.

Liên quan

Tài liệu tham khảo