Skip to content

Cặp vi sai trên PCB

Trang này trình bày cách layout cặp tín hiệu vi sai P/N (differential pair) cho các giao tiếp tốc độ cao trên PCB, ví dụ USB, PCIe, Ethernet, HDMI, LVDS và các lane SerDes. Nội dung đi theo thứ tự: nguyên lý của tín hiệu vi sai ở góc nhìn board, trở kháng vi sai và stackup, độ lệch thời gian (skew) giữa hai dây trong cặp và cách bù chiều dài, mặt phẳng tham chiếu và via, linh kiện nằm trên đường tín hiệu, khoảng cách giữa các cặp, và cuối cùng là danh sách kiểm tra khi review layout.

Trang chỉ xét lớp mạch in. Mạch phát và thu bên trong chip, như SerDes, khôi phục clock (clock and data recovery, CDR) và equalization, thuộc tab Chip & SoC. Driver Linux cho các giao tiếp này nằm ở tab Linux Kernel (xem mục Liên quan).

Nguyên lý tín hiệu vi sai

Tín hiệu vi sai truyền một luồng bit trên hai dây, gọi là P (positive) và N (negative). Hai dây mang hai điện áp ngược pha nhau, và bộ thu chỉ xét hiệu điện áp V_P − V_N, không xét điện áp của từng dây so với đất. Nhiễu ghép vào cả hai dây với cùng biên độ và cùng chiều, gọi là nhiễu đồng pha (common-mode), bị triệt tiêu khi bộ thu lấy hiệu.

Nhiễu đồng pha bị triệt tiêu ở bộ thu vi sai

Việc triệt tiêu chỉ xảy ra khi hai dây chịu nhiễu như nhau, tức là hai dây đi sát nhau, có hình dạng đối xứng và nằm trong cùng môi trường điện môi. Khi cặp mất đối xứng, một phần tín hiệu vi sai chuyển thành tín hiệu đồng pha (mode conversion). Thành phần đồng pha này không mang dữ liệu, không được bộ thu loại bỏ hoàn toàn và là nguồn bức xạ nhiễu điện từ (EMI) chính của cặp vi sai. Phần lớn quy tắc layout ở các mục sau xuất phát từ yêu cầu giữ đối xứng giữa P và N.

Dòng điện trên P và N chạy ngược chiều nhau, nên trường điện từ của hai dây triệt tiêu một phần ở khoảng cách xa. Nhờ đó cặp đi sát nhau bức xạ ít hơn một dây đơn (single-ended) cùng tốc độ. Bộ thu so sánh hai dây với nhau thay vì so với đất, nên biên độ dao động điện áp (swing) có thể nhỏ, cho phép chuyển mạch nhanh với công suất thấp.

Bảng dưới liệt kê các thuật ngữ dùng trong trang.

Thuật ngữ Ý nghĩa
Differential mode Thành phần tín hiệu ngược pha giữa P và N, mang dữ liệu
Common mode Thành phần cùng pha trên P và N, gồm nhiễu và phần chuyển đổi từ tín hiệu vi sai do mất đối xứng
Z_odd Trở kháng của một dây khi cặp được kích thích ngược pha
Z_even Trở kháng của một dây khi cặp được kích thích cùng pha
Z_diff Trở kháng vi sai giữa P và N, bằng 2 × Z_odd
Intra-pair skew Chênh lệch thời gian lan truyền giữa P và N trong cùng một cặp
Inter-pair skew Chênh lệch thời gian lan truyền giữa các cặp khác nhau, ví dụ giữa các lane PCIe

Trở kháng vi sai và stackup

Khi hai trace đặt gần nhau, trường điện từ của chúng ghép với nhau (coupling). Trở kháng của một dây khi cặp được kích thích ngược pha là Z_odd, và trở kháng vi sai Z_diff bằng 2 × Z_odd. Ghép càng chặt, tức là khoảng cách S giữa hai trace càng nhỏ, thì Z_odd càng giảm. Để giữ Z_diff ở giá trị mục tiêu khi ghép chặt, cần thu hẹp độ rộng trace W.

Mặt cắt microstrip và stripline của cặp vi sai

Z_diff phụ thuộc vào độ rộng trace W, khoảng cách S, độ dày điện môi H tới mặt phẳng tham chiếu, hằng số điện môi εr và độ dày đồng. Các giá trị này được tính bằng công cụ giải trường (field solver), sau đó nhà sản xuất PCB thường điều chỉnh W và S theo vật liệu và quy trình thực tế của họ. Yêu cầu trở kháng cần ghi trong ghi chú chế tạo (fabrication notes), kèm dung sai, lớp áp dụng và yêu cầu đo trên mẫu thử (test coupon) bằng phương pháp đo phản xạ miền thời gian (time-domain reflectometry, TDR).

Cặp vi sai có thể đi ở lớp ngoài (microstrip) hoặc lớp trong (stripline). Bảng dưới so sánh hai cách:

Tiêu chí Microstrip (lớp ngoài) Stripline (lớp trong)
Mặt phẳng tham chiếu Một mặt phẳng bên dưới Hai mặt phẳng trên và dưới
Môi trường điện môi Không đồng nhất (điện môi bên dưới, solder mask và không khí bên trên) Đồng nhất, trace nằm hoàn toàn trong điện môi
Nối tới chân linh kiện SMT Không cần via Cần via để chuyển lớp
Che chắn EMI Kém hơn, trace lộ ra bề mặt Tốt hơn, trace nằm giữa hai mặt phẳng
Ảnh hưởng của sản xuất Trở kháng chịu ảnh hưởng của độ dày solder mask và lớp mạ bề mặt Ít chịu ảnh hưởng của xử lý bề mặt

Lựa chọn lớp phụ thuộc vào thiết kế cụ thể. Ví dụ, hướng dẫn layout PCIe của TI cho TMUXHS4412 khuyến nghị đi cặp tốc độ cao ở lớp ngoài, cạnh một mặt phẳng đất liền, để tránh via (TI SLAAE45). Khuyến nghị này gắn với linh kiện và tốc độ của tài liệu đó, không phải quy tắc chung cho mọi giao tiếp.

Mỗi giao tiếp quy định một trở kháng vi sai mục tiêu. Bảng dưới tổng hợp giá trị từ các tài liệu của nhà sản xuất chip; dung sai khác nhau giữa các tài liệu, nên giá trị cuối cùng cần lấy theo datasheet hoặc design guide của SoC, PHY và connector được dùng.

Giao tiếp Z_diff mục tiêu Dung sai và ghi chú Nguồn
USB 2.0 (D+/D−) 90 Ω ±15% theo đặc tả USB 2.0; một số hướng dẫn của nhà sản xuất chip yêu cầu chặt hơn (±10%) Renesas RX71M, Microchip AN 15.17
PCIe Gen1, Gen2 100 Ω TI SLAAE45
PCIe Gen3, Gen4 85 Ω ±5% theo TI SLAAE45 TI SLAAE45
Ethernet MDI (PHY tới biến áp cách ly) 100 Ω ±10%; hạn chế via và stub trên đường MDI TI SNLA387
LVDS 100 Ω Điện trở kết cuối 100 Ω đặt sát chân bộ thu, sai lệch không quá 10% so với trở kháng đường truyền TI SN65LVDS180

Todo

Bổ sung trở kháng mục tiêu của HDMI (TMDS), DisplayPort, SATA và USB 3.x từ đặc tả hoặc design guide chính thức. Các nguồn thứ cấp đã tìm đều ghi 100 Ω cho HDMI và SATA nhưng dung sai không thống nhất, nên chưa đưa vào bảng.

Skew trong cặp và bù chiều dài

Khi P và N có chiều dài khác nhau, cạnh lên của dây này tới bộ thu sớm hơn cạnh xuống của dây kia. Trong khoảng lệch đó, hai dây không còn ngược pha, nên một phần tín hiệu vi sai chuyển thành common-mode. Hậu quả là biên độ vi sai ở bộ thu giảm, thời gian chuyển mạch kéo dài và bức xạ EMI tăng. Vì vậy chiều dài P và N trong cùng một cặp phải được cân bằng, ví dụ TI SLAAE45 yêu cầu intra-pair skew của PCIe không quá 5 mil (khoảng 0,127 mm).

Skew giữa các cặp (inter-pair skew) là vấn đề khác. Với các giao tiếp mà bộ thu tự căn chỉnh lại các lane (deskew), như PCIe, không cần cân bằng chiều dài giữa các cặp (TI SLAAE45). Các giao tiếp truyền clock song song với dữ liệu, như LVDS cho màn hình hoặc DDR, vẫn cần cân bằng giữa các cặp theo yêu cầu của datasheet.

Lệch chiều dài trong cặp thường phát sinh ở góc rẽ, nơi trace đi phía ngoài dài hơn trace đi phía trong, và ở chỗ thoát chân (breakout) khi hai chân P và N của linh kiện không thẳng hàng với hướng đi dây. Phần bù được thực hiện bằng cách thêm các đoạn uốn nhỏ (bump hoặc serpentine) trên dây ngắn hơn.

Vị trí đặt đoạn bù chiều dài trong cặp vi sai

Đoạn bù nên đặt ngay sau chỗ phát sinh lệch. Nếu đặt đoạn bù ở cuối đường, tổng chiều dài P và N bằng nhau nhưng trên toàn bộ đoạn giữa chỗ lệch và đoạn bù, hai dây vẫn lệch pha và tín hiệu đã chuyển một phần thành common-mode. Phần common-mode đó lan truyền tới bộ thu và đoạn bù đặt muộn không loại bỏ được nó (Cadence). Với một chuỗi góc rẽ đổi chiều liên tiếp (rẽ trái rồi rẽ phải), lệch của hai góc tự triệt tiêu nhau nếu hai góc ở gần nhau, nên không cần thêm đoạn bù.

Các quy tắc liên quan tới hình dạng đường đi:

  • Dùng góc rẽ 45° hoặc cung tròn, tránh góc 90° vì góc vuông làm độ rộng hiệu dụng của trace thay đổi tại góc, gây gián đoạn trở kháng.
  • Giữ khoảng cách S không đổi trên suốt chiều dài cặp; chỗ hai trace tách xa nhau để vòng qua chướng ngại vật là chỗ trở kháng vi sai tăng lên.
  • Đoạn bump chỉ uốn ra đủ để bù phần lệch, và giữ các đoạn uốn cách nhau đủ xa để không ghép với chính nó.
  • Khi thoát chân BGA hoặc connector, đi hai trace ra theo hình dạng đối xứng và nhập lại thành cặp càng sớm càng tốt.

Todo

Bổ sung kích thước khuyến nghị của bump (chiều cao và chiều dài so với W và S) từ một design guide chính thức, ví dụ TI SPRAAR7 "High-Speed Interface Layout Guidelines".

Mặt phẳng tham chiếu và via

Dòng hồi về (return current) của tín hiệu tốc độ cao chạy trên mặt phẳng tham chiếu ngay bên dưới trace. Với cặp vi sai ghép lỏng, phần lớn dòng hồi về của mỗi dây vẫn chạy trên mặt phẳng, không phải trên dây còn lại, nên cặp vi sai vẫn cần mặt phẳng tham chiếu liền mạch như tín hiệu single-ended. Cặp không được đi cắt qua khe chia (split) giữa hai vùng mặt phẳng, vì dòng hồi về phải đi vòng quanh khe, tạo thành vòng dòng lớn gây gián đoạn trở kháng và bức xạ.

Khi cặp chuyển lớp qua via, mặt phẳng tham chiếu cũng đổi theo. Dòng hồi về cần một đường để chuyển giữa hai mặt phẳng; đường đó là via đất (ground via) đặt sát via tín hiệu. Nếu không có via đất ở gần, dòng hồi về phải đi qua via đất xa hơn hoặc qua tụ ghép giữa các mặt phẳng, làm tăng điện cảm của đường hồi về.

Mặt cắt chuyển lớp với via đất và stub

Các quy tắc khi dùng via trên cặp vi sai:

  • Số via trên P và trên N phải bằng nhau, đặt đối xứng và ở cùng vị trí dọc theo cặp, để không gây skew và mất đối xứng.
  • Đặt via đất sát cặp via tín hiệu tại mỗi lần chuyển lớp mà mặt phẳng tham chiếu thay đổi.
  • Hạn chế số lần chuyển lớp; hướng dẫn Ethernet của TI yêu cầu giữ via và stub trên đường MDI ở mức tối thiểu (TI SNLA387).
  • Phần via thừa nằm ngoài khoảng giữa hai lớp được nối (stub) hoạt động như một nhánh hở mạch, gây cộng hưởng ở tần số cao. TI SLAAE45 yêu cầu stub dưới 15 mil với PCIe, và stub dài hơn phải được khoan bỏ (backdrill). Cách khác là dùng via mù (blind via) hoặc via chôn (buried via), hoặc chọn lớp sao cho stub ngắn nhất.

Linh kiện trên đường tín hiệu

Nhiều giao tiếp SerDes, như PCIe và các lane JESD204, dùng tụ ghép AC (AC coupling capacitor) nối tiếp trên mỗi dây để chặn thành phần một chiều giữa bộ phát và bộ thu. Tụ trên P và N cần cùng giá trị, cùng kích thước footprint và đặt ngang hàng nhau. Pad của tụ thường rộng hơn trace, nên tạo ra một đoạn trở kháng thấp; footprint nhỏ giúp giảm gián đoạn này.

Các linh kiện khác thường gặp trên cặp vi sai gồm điện trở kết cuối (termination), linh kiện chống phóng tĩnh điện (ESD), cuộn chặn common-mode (common-mode choke) và connector. Mỗi linh kiện là một chỗ gián đoạn trở kháng, nên cần đặt đối xứng cho P và N và theo vị trí datasheet khuyến nghị. Ví dụ, điện trở kết cuối LVDS cần đặt sát chân bộ thu (TI SN65LVDS180).

Todo

Bổ sung quy tắc khoét mặt phẳng dưới pad tụ AC coupling và pad connector (anti-pad, plane void) để bù trở kháng, kèm nguồn từ design guide chính thức.

Khoảng cách giữa các cặp

Crosstalk giữa hai cặp vi sai tăng khi chúng đi gần nhau trên chiều dài lớn. Một quy tắc thường dùng là giữ khoảng cách giữa hai cặp không nhỏ hơn 5 lần độ rộng trace (5W), như trong TI SLAAE45 cho PCIe. Khoảng cách tới các tín hiệu khác, đặc biệt là clock và tín hiệu chuyển mạch nhanh, cũng cần lớn hơn khoảng cách S bên trong cặp, để dây P và N ghép với nhau mạnh hơn ghép với tín hiệu bên ngoài.

Với microstrip, môi trường điện môi không đồng nhất làm xuất hiện crosstalk đầu xa (far-end crosstalk, FEXT), và FEXT tích lũy theo chiều dài đoạn đi song song. Stripline trong điện môi đồng nhất có FEXT nhỏ hơn nhiều. Vì vậy các cặp đi song song trên quãng dài ở lớp ngoài cần khoảng cách lớn hơn so với ở lớp trong.

Danh sách kiểm tra khi review layout

Bảng dưới tóm tắt các điểm cần kiểm tra cho cặp vi sai trong buổi layout review (xem Quy trình phát triển sản phẩm phần cứng).

Hạng mục Điểm kiểm tra
Trở kháng Z_diff mục tiêu và dung sai theo datasheet; W và S đã được nhà sản xuất PCB xác nhận theo stackup; yêu cầu đo TDR trong fabrication notes
Đối xứng P và N cùng lớp, cùng số via, khoảng cách S không đổi, linh kiện đặt đối xứng
Skew Intra-pair skew trong giới hạn của giao tiếp; đoạn bù đặt gần chỗ phát sinh lệch; inter-pair skew chỉ cân bằng khi giao tiếp yêu cầu
Mặt phẳng tham chiếu Không cắt qua khe chia; mặt phẳng liền mạch dưới toàn bộ cặp; via đất tại mỗi lần chuyển lớp
Via Số lần chuyển lớp tối thiểu; stub trong giới hạn hoặc được backdrill
Cực tính P và N nối đúng chân ở cả hai đầu; nếu đảo cực tính (polarity inversion) để đi dây dễ hơn thì giao tiếp phải hỗ trợ và cấu hình phần mềm tương ứng
Khoảng cách Khoảng cách giữa các cặp và tới tín hiệu khác theo quy tắc (ví dụ 5W)

Liên quan

Todo

Thêm trang ở tab Chip & SoC về SerDes và chuẩn điện của tín hiệu vi sai (LVDS, CML), sau đó link hai chiều với trang này.

Tài liệu tham khảo